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  • 2009-03-03如何写好状态机
  • 状态机是逻辑设计的重要内容,状态机的设计水平直接反应工程师的逻辑功底,所以许多公司的硬件和逻辑工程师面试中,状态机设计几乎是必选题目。本章在引入状态机设计思想的基础上,重点讨论如何写好状态机。 本章主要内容如下: · 状态机的基本概念; · ... [阅读全文]
  • 2007-06-28Verilog HDL 综合实用教程
  • 内容提要 本书的鲜明特色在于帮助读者全面、正确地理解Verilog硬件描述语言的综合。本书以电路综合为目标,针对各种语言结构逐一讨论了其可综合性、仿真与综合时... [阅读全文]
  • 2007-04-17Verilog实验练习与语法手册
  • 本书是《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》的配套用书。主要内容包括12个实验练习和Verilog的语法手册。各个实验由浅入深,从简单到复杂,介绍了用Verilog语言设计数字电路系统的实用方法与技术,有较强的实践性... [阅读全文]
  • 2007-04-11VGA/LCD 控制器IP
  • 从opencores.org下的VGA控制器ip Details Category: Video controller Last updated: 16/5/2003 Created: 25/9/2001 Wishbone compliant core: Yes Stage: Pro... [阅读全文]
  • 2007-03-21Verilog HDL TestBench入门
  • Introduction Overview The Device Under Test (D.U.T.) The Test Bench Instantiations Reg and Wire Declarations Initial and Always Blocks Assign Statements Printing during Simulations Tasks Count16 Simulation Example Count16 Simulation Gate Level Simul... [阅读全文]
  • 2007-01-16Ethernet IP core(Verilog)
  • INTRODUCTION 1.1 ETHERNET IP CORE INTRODUCTION 1.2 ETHERNET IP CORE FEATURES 1.3 ETHERNET IP CORE DIRECTORY STRUCTURE ETHERNET MAC IP CORE 2.1 ... [阅读全文]
  • 2006-12-05浅析Verilog HDL硬件语义
  • 写本文的初衷是为了使已经对Verilog HDL有过初步了解的读者,能够更进一步的了解VerilogHDL与综合后的硬件之间的映射关系,从而把握Verilog HDL的应用规则,改善... [阅读全文]
  • 2006-11-15Verilog HDL TestBench Primer
  • Introduction Overview The Device Under Test (D.U.T.) The Test Bench Instantiations       Figure 1- DUT Instantiation Reg and Wire Declarations       Figure 2 – Reg and Wire Declarations Initi... [阅读全文]

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