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Cadence psd15.1使用笔记

时间:2007-03-02   来源:   作者:   点击:……  字体大小:【

        Cadence psd15.1是一个很强的PCB板图制作工具,我根据这段时间我使用psd15.1的过程,总结了使用的具体的流程以及比较重要的注意点。
        在psd中,强调先确定器件的物理封装,然后再画原理图封装,然后绘制原理图,最后绘制PCB图。这是很重要的一点,贯穿整个设计过程。当然也可以先建立原理图封装,然后将原理图封装和物理封装通过在attribute…中添加jedec type属性的办法联系起来。
        在这个软件包中,原理图绘制工具是Concept-HDL,这是psd中自带的原理图工具,和Allegro的接口应该是最好的,但是由于Orcad被Cadence公司收购,相信Orcad也是值得期待的。

        开始做原理图封装。
        第一步,得到物理封装的准确尺寸,建立焊盘文件.pad,这里就要涉及到负片,正片和Flash,Thermal-Pad和Anti-pad的概念,这个由专门的参考资料。
       打开工具包中的pad designer,这是一个制作焊盘的工具,主要界面如下两图所示
 
 
 
    through:表示这个焊盘是带钻孔的。
    blind/buried:表示使用的是埋孔。
    single:表示这个焊盘是贴面型的,没有钻孔。
    Fixed表示内部的各层是固定的一旦定义了就不能改变了。
    Optional表示内部的层是可以选择的,这个便于以后对各层的调整,而且不用详细的定义这是什么层,只要设定好一个Default internal层就可以随意的添减内部的层。
    在定义焊盘的时候,可以只定义三层,即top层,default internal层和bottom层,而对这三层的定义都加上Flash和anti-pad,可以使得这个焊盘可以通用,无论这个焊盘连接的是内部的那两层都可以使用。Flash可以在Allegro中选择add然后输入参数来建立,只要文件只要文件后缀名定为.fsm,然后存到cadence\share\pcb\pcb_lib\symbol目录下,这样才能在pad designer中看到这个Flash文件。但是要注意的是因为钻孔存在3mil的误差,所以flash的内径要比钻孔大10-20mil,以防止钻孔时钻断。在15.0以前的Allegro版本的Flash在编辑完成后是不能再看到的,但是在psd15.1中,就算你没有将文件后缀定为.fsm直接是.dra后缀也没有关系,都可以在Allegro中看到。Anti-pad的尺寸只要校钻孔大一定数量就可以了。在做完了这些设置后,将焊盘文件存盘,存到和Flash同样的目录下。

  第二步,打开Allegro,new—>package symbol(wizard)这是由向导帮助的物理封装工具,如图所示:
 
可以看到这个向导可以制作很多类型的封装。按照提示可以很方便的完成。完成后,一定将文件保存到cadence\share\pcb\pcb_lib中。
关于怎么用package symbol(wizard)做封装可以参考有关的资料。有一个资料很好,叫Cadence_Allegro简易中文手册。手动制作封装也十分的方便,但是在这个文档里面没有说明。这些路径并非一定要如此,.dra,.fsm,和.brd文件的路径都可以在Allegro的User preference中设置。

    第三步,根据物理封装制作原理图封装。使用原理图封装工具part developer,但是在开始->程序中没有快捷方式,在\cadence\doc\pdv_tut\tutorial_data\library_project目录下,有引导程序tutorial_project.cpm,双击后进入如下界面。假设物理封装的名称叫test.dra。
 
选择part developer就可以进入编辑窗口。新建器件,输入器件名称,然后右键点packages,选择new就生成新的封装文件,都会出现在引导程序所在的目录下的my_lib文件夹中,每个器件的原理图封装一个文件夹。在选择new之后,比如定义原理图封装名为ts101_bga,在general标签上的Jedec Type选项中选中上面做好的那个物理封装test.dra(这儿看不到后缀名),这是很关键的一步,一定要指定好,这个原理图封装就由这儿直接映射到物理封装。然后,在package pin标签上选择pins->add,就可以添加所需的管脚,同时可以指定管脚的一些特性。如果要将一个器件的管脚分开来放在几个不同的原理图封装上,点functions/slots按钮,如下图所示Edit Functions窗口: 
 
在split_inst_group中输入1,然后选择add。出现如下窗口:
 
输入所要添加的slot的数量,然后在Edit Functions窗口中点击Distribute Pins按钮,进入Distribute Pins窗口:
 
可以方便的将相应的管脚分配到某一个Slot中。分配完成,OK确认。
然后,在package pins标签上,选中Footprint->extract from footprint这样,可以直接从刚才在Jedec Type选中的物理封装中提取管脚的编号,如图示:
 
然后,在主窗口中分配管脚,将相应的管脚填入前面定义的slot中,如果管脚名或者管脚号有重复,这一栏就会变红,提示你有错误,这样出现重复或者遗漏的可能就大大的减小了。如果在这一slot中没有分配管脚,系统就会自动的添加“-”。有些资料上介绍的将电源和地层定义成global pins但是我没有试过,可能这样做了之后在Specctra(简称CC)中就看不到“gnd网络涉及的管脚数太多,建议将gnd定义为一个层”这样的提示了。下次试一下!
     
 存盘,这个原理图封装文件就保存到了,引导文件所在目录下的my_lib目录下。找到\cadence\share\library文件夹,在这儿新建一个你的器件文件夹,比如定义为ts101,然后用记事本打开cds.lib,在这个文件中添加如下格式的语句DEFINE ts101 ./ts101,这样就可以在库里表中看到你定义的库文件夹ts101。然后将ts101_bga从my_lib目录下拷贝到这个\cadence\share\library\ts101文件夹中,同样要把要用的原理图封装都放到这个文件夹中,这样才可以在Concept-HDL中看到所需器件文件夹以及里面的原理图封装,如图所示:
  
到这儿,我们已经将一个器件的物理封装和原理图封装都做好了。接下来,就是利用Concept-HDL绘制原理图。

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