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  • 2006-08-17VHDL设计举例:伪随机数产生器
  • ----------------------------------------------------------------------------- -- --      The following information has been generated by Exemplar Logic and --      may be freely distributed and... [阅读全文]
  • 2006-08-17VHDL设计举例:一个简单的UART
  • ---------------------------------------------------------------- -- -- Copyright (c) 1992,1993,1994, Exemplar Logic Inc. All rights reserved. -- ---------------------------------------------------------------- -- -- This design implements a UART. --... [阅读全文]
  • 2006-08-17VHDL设计举例:一个游戏程序
  • --   Copyright (c) 1993,1994 by Exemplar Logic, Inc.  All Rights Reserved. -- -- This source file may be used and distributed without restriction   -- provided that this copyright statement is not removed from the file... [阅读全文]
  • 2006-08-17半整数分频的VHDL程序
  • 想出了一个半整数分频的VHDL语言描述 其实很多问题只要你耐心,也是比较容易的 写出来与大家共享,共同讨论,半整数分频当然还有其他的方法 我认为这种看起来蛮简单的 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity abc is port... [阅读全文]
  • 2006-08-17介绍状态机的一种书写方式
  • 借用zqadam的逻辑改的: `define S1 0 `define S2 1 `define S3 2 `define S4 3 `define S5 4 `define S6 5 `define S7 6 `define S8 7 module clk_gen2 (clk,reset,clk1,clk2,clk4,fetch,alu_clk); input clk,reset; output clk1,clk2,clk4,fetch,alu_clk; wire clk... [阅读全文]
  • 2006-08-17格雷码计数器的设计思路
  •         我们知道格雷码计数的特点就是相邻的码字只有一个比特不同,那么我们在设计格雷码计数时找到这个比特取反就是了。找到这个比特的思路: 先将格雷码换算成二进制码,此二进制码中从LSB到MSB第一个为'0'的比特对应的格雷码位置... [阅读全文]
  • 2006-08-10SDRAM接口的VHDL设计
  • SDRAM接口的VHDL设计     RAM(随机存取存储器?犑且恢衷诘缱酉低持杏τ霉惴旱钠骷?,通常用于数据和程序的缓存。随着半导体工业的发展,RAM获得了飞速的发展,从RAM、DRAM(Dynamic RAM,即动态RAM)发展到SDRAM(Synchronous Dynamic RAM,即同步动态RAM)... [阅读全文]
  • 2006-08-10异步FIFO的VHDL设计
  •         FIFO(先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟(wr_clk)... [阅读全文]
  • 2006-08-10用STATECAD快速设计有限状态机
  •         数字系统通常划分为信息处理单元和控制单元。信息单元主要进行信息的传输和运算, 而控制单元的主要任务是控制信息处理单元的微操作的顺序。控制单元的实现方式有: 有限状态机、控制寄存器和微代码控制器等。有限状态机在时... [阅读全文]
  • 2006-08-10多状态机的协同设计
  •        随着微电子技术的迅速发展,人们对数字系统的需求也在提高。不仅要有完善的功能,而且对速度也提出了很高的要求。对于大部分数字系统,都可以划分为控制单元和数据单元两个组成部分。通常,控制单元的主体是一个有限状态机 ,它接... [阅读全文]
  • 2006-07-30VHDL设计中的电路简化问题
  • 摘 要:从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因,并提出了相应的解决方法。      近年来,随着集成电路技术的发展,用传统的方法进行芯片或系统设计已不能满足要求,迫切需要提高设计效率。在这样的技术背... [阅读全文]
  • 2006-07-30基于VHDL的异步串行通信电路设计
  • 1 引 言 随着电子技术的发展,现场可编程门阵列 FPGA和复杂可编程逻辑器件CPLD的出现,使得电子系统的设计者利用与器件相应的电子CAD软件,在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性,而且器件具有... [阅读全文]
  • 2006-07-28奇偶校验器
  • 程序很简单,但是可以引申到很多小的细节 library IEEE; use IEEE.std_logic_1164.all; entity parity is     port (         a: in STD_LOGIC_VECTOR (8 downto 0);        ... [阅读全文]

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