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  • 2007-04-11基于VHDL 的全数字锁相环的设计
  • 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 0  引言         全数字锁相环(DPLL) 由于避免了模拟锁相环存在... [阅读全文]
  • 2007-03-23用VHDL设计乐曲发生器
  •     1 概 述      随着EDA 技术的进展,基于可编程 ASIC 的数字电子系统设计的完整方案越来越受到人们的重视,并且以 EDA 技术为核心的能在可编程 ASIC 上进行系统芯片集成的新设计方法,也正在快速地取代基于 PCB板的传统设计方式... [阅读全文]
  • 2007-03-23综合中的 Metalogical Value
  •    Metalogical value是指: don't care, unknown和high-impedance这三个值。    我们对这几个 meta-logic 关心的主要有几个问题: 能否与其他信号或者变量进行比较? 能否赋值给其他信号或者变量? 1.Don't-Care   &... [阅读全文]
  • 2007-03-16cpld与PC机通讯vhdl代码
  • --功能:实现cpld与pc机通讯 --原理:模拟232的发送时序每次发送10bits,一个开始位,八个数据位,一个停止位. --波特率:9600bps --环境:cpld器件:epm7128stc100-10,外部1m 时钟,pc机端:串口调试助手. --操作:从串口调试助手中发送一个byte.cpld接收到信号再返回到串口调试助... [阅读全文]
  • 2007-02-28ADC0809 VHDL控制程序
  • --文件名:ADC0809.vhd --功能:基于VHDL语言,实现对ADC0809简单控制 --说明:ADC0809没有内部时钟,需外接10KHz~1290Hz的时钟信号,这里由FPGA的系 --统时钟(50MHz)经256分频得到clk1(195KHz)作为ADC0809转换工作时钟。 --最后修改日期:2004.3.20 library ieee;... [阅读全文]
  • 2007-02-06双向数据转换器的VHDL程序设计
  • 摘 要:VHDL(超高速集成电路硬件描述语言)目前在电子设计领域得到了广泛应用。本文介绍了使用VHDL语言实现CPLD设计的方法,并以此方法在ALTERA公司的CPLD器件 EPM7128SQC100-10上实现8位到32位的双向数据转换器芯片。 关键词:VHDL,  CPLD,  数据转换器,&nbs... [阅读全文]
  • 2007-01-31VHDL 编程的一些心得体会
  •        VHDL 是由美国国防部为描述电子电路所开发的一种语言,其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言 Verilog HDL 相比,VHDL 更善于描述高层的一些设计,包括系统级(... [阅读全文]
  • 2007-01-094位除法器vhdl程序
  • 4位除法器,vhdl -- -- --------------------------------------------------------------------------------/ -- DESCRIPTION : Signed divider -- A (A) input width : 4 -- B (B) input width : 4 -- Q (data_out) output width : 4 -- DIV_BY_0 (DIVz) output activ... [阅读全文]
  • 2007-01-094位乘法器vhdl程序
  • 4位乘法器,vhdl -- --------------------------------------------------------------------------------/ -- DESCRIPTION : Signed mulitplier: -- A (A) input width : 4 -- B (B) input width : 4 -- Q (data_out) output width : 7 -- Download from : http://www.... [阅读全文]
  • 2007-01-09带进位加法器之VHDL描述
  •         学过VHDL的人都知道,VHDL是提供了操作符“+”,而且在很多情况下,我们是可以直接用这个加操作符的。但是,VHDL提供的加法操作只能给出 “和”,却无法给出“进位”。例如我们在设计计数器... [阅读全文]
  • 2006-12-26VHDL LATCH的产生
  • 在VHDL的表述逻辑的PROCESS中,如果一个信号被条件调用或者,有信号在付值语句右侧出现,而这些信号又没有在敏感表中,则输出信号会形成 LATCH.对输入信号很多的逻辑最好不要用process表达,而用When...ELSE 或With...select等其他. 另外还有其他情况也可以生成latch.下面是... [阅读全文]
  • 2006-12-04VHDL设计中电路优化问题
  •         近年来,随着集成电路技术和EDA技术的不断发展,集设计、模拟、综合和测试功能为一体的VHDL语言,已作为IEEE标准化的硬件描述语言。由于其在语法和风格上类似于现代高级汇编语言,具有良好的可读性,描述能力强,设计方法灵... [阅读全文]
  • 2006-10-31通用寄存器 vhdl源程序
  • 通用寄存器 vhdl -- Universal Register -- This design is a universal register which can be used as a straightforward storage register, a bi-directional shift register, an up counter and a down counter. -- The register can be loaded from a set of paral... [阅读全文]
  • 2006-10-31三人表决器 vhdl源程序
  • --三人表决器(三种不同的描述方式) vhdl -- Three-input Majority Voter -- The entity declaration is followed by three alternative architectures which achieve the same functionality in different ways. ENTITY maj IS PORT(a,b,c : IN BIT; m : OUT BIT);... [阅读全文]

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